2. 5D 封裝概述

 什么是 2. 5D封裝

2.5D 封裝是一種先進的異構芯片封裝，能將多顆芯片做高密度的信號連接，集成進一個封裝。它的主要特征包含三層立體種結構（如圖 2 所示）：

（1）主芯片等多顆芯片長微凸塊后倒裝；

（2）含硅通孔 (TSV) 的介質層（Si interposer）制

作凸塊或錫球后，對應上下兩層結構；

（3）將介質層倒裝到基板上。

2. 5D 封裝的優點

采用如此復雜的封裝結構的原因有很多。如圖3 所示，為了滿足運算速度不斷提升的需求，內存與主芯片的物理距離越趨靠近。從早期各自封裝后, 通過系統板(PCB)對接，發展到 SiP, 將內存和主芯片通過基板 (Substrate) 對接形成 FCBGA 封裝。進展到2.5D 的時代，內存提升到了新一代的 HBM，距離又拉得更近，通過硅介質層(Si Interposer)對接。主芯片和內存的距離演進從數十毫米縮小到數毫米再達到0.1 毫米(100μm)以下。距離的減小意味著時間延遲的縮短和電子信號質量的優化，可實現更高速度，而且降低能耗。

另一個原因是 HBM數據并行位寬有 1024 比特，這已不是 DDR4 或 GDDR5/GDDR5X/GDDR6 的16/32 比特所能相提并論。此外, HBM有大約 4,000個出球(輸入 / 輸出 / 電源 / 地)，代表著與主芯片對接需要非常高的連接密度。傳統的 FCBGA 基板線寬限制已無法滿足這樣的高密度連接要求，必須升級至 2.5D 硅介質層連接。

另一個重要趨勢是 SerDes 的高速傳輸需求。單通路的 SerDes 發展達到每秒 10Gbps(千兆比特)、28Gbps、56 Gbps，甚至 112 Gbps 的速度。在高速數據中心應用中，主芯片控制著多個 SerDes 通路。隨著制程節點的推進，在高性能要求、新 SerDes IP 確認完美匹配、上市時間壓力等整體綜效的考量下，市場朝著系統級芯片（SoC）設計的發展步伐并不一致。部分將采用 2.5D 異構芯片封裝解決方案，將多顆SerDes 芯片與主芯片集成。

除此以外，還有一些是良率方面的考量。理論上來說，單個芯片的面積越大，良率越低。如 Bose-E-instein 良率模型：Y=1/ (1+AD)^k，Y 代表良率，A 代表芯片面積，D 代表缺陷密度，而 k 指的是難度層級系數。功能強大的高端芯片需要很大的芯片面積，預計良率也較低。因此, 在設計上將一個大芯片分解成多個較小的芯片，然后通過 2.5D 異構芯片封裝，就能提高良率并且降低成本。這一點已經在 FPGA 中得到證明。

芯片封裝基板的助焊劑清洗劑:

半導體芯片封裝過程中通常會使用助焊劑和錫膏等作為焊接輔料，這些輔料在焊接過程或多或少都會有部分殘留物，還包括制程中沾污的指印、汗液、角質和塵埃等污染物。同時，半導體組裝了鋁、銅、鉑、鎳等敏感金屬和油墨字符、電磁碳膜和特殊標簽等相當脆弱的功能材料。這些敏感金屬和特殊功能材料對清洗劑的兼容性提出了很高的要求。

合明半水基清洗工藝解決方案，可在清洗芯片封裝基板的焊接殘留物和污垢的同時去除金屬界面高溫氧化膜，保障下一道工序的金屬界面結合強度；對芯片半導體基材、金屬材料擁有優良的材料兼容性，清洗后易于用水漂洗干凈。

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