基于 TSV 及 RDL 的異質集成方案

來源：半導體封裝工程師之家

經過多年發展，TSV 封裝技術的發展經歷了從 TSV 簡單互連、2.5D TSV 轉接板、微凸點 3D 集成到 目前最為關注的無凸點 3D 集成。從應用的角度看，已 進入量產的基于 TSV 的封裝技術主要集中在高端可 編程器件、圖像處理器、存儲芯片以及傳感器芯片等 領域。 

1、 基于 TSV 及 RDL 互連的晶圓級封裝 ：

用 TSV 簡單互連代替引線鍵合，實現硅背面與正 面有源區或金屬布線之間的電氣導通，是 TSV 在批量 生產中的首次使用。其典型應用包括圖像、指紋、濾波 器、加速度計在內的傳感器的封裝，基于 TSV 的 MEMS 傳感器封裝結構如圖 2 所示。使用 TSV 可減 小傳感器模塊的封裝尺寸，利于進行晶圓級封裝，提 高生產效率并降低成本。近年來發展出的基于后通孔 TSV 的埋入硅基三維異質集成技術，提供了 1 種低成 本、高性能的異質集成方案。2016 年，華天科技有限公 司開發出硅基埋入扇出（eSiFO）技術，使用硅片作為 載體，將芯片置于在 12 英寸硅晶圓上制作的高精度凹 槽內，重構出 1 個晶圓；然后采用可光刻聚合物材料填 充芯片和晶圓之間的間隙，在芯片和硅片表面形成扇 出的鈍化平面；再通過光刻打開鈍化層開口，并采用 晶圓級工藝進行布線和互連封裝。硅基埋入封裝具有 超小的封裝尺寸、工藝簡單、易于進行系統封裝和高 密度三維集成等優點。同時，可通過制備背面 RDL 和 Via-last TSV，實現異質集成多芯片的三維堆疊封 裝。其基本工藝流程包括：將測試正常的芯片嵌入單 個 eSiFO 封裝體，然后分別在 eSiFO 封裝體的正面和 背面形成 RDL，再通過微凸點和 Via-last TSV 實現多 個獨立的 eSiFO 封裝體與嵌入式芯片之間的電信號 互連。eSiFO 技術可以將由不同設計公司、晶圓廠設計 制造的各種晶圓尺寸和特征尺寸的不同系統或不同 功能的芯片集成到 1 個芯片中，從而實現真正的不同 封裝體之間的三維異質集成封裝。

2 、2.5D TSV 轉接板異質集成 ：

2.5D TSV 轉接板技術是為解決有機基板布線密 度不足、信號延遲大、帶寬限制等問題而開發的帶有 TSV 垂直互連通孔和高密度金屬布線的新型基板技 術。通過帶有 TSV 垂直互連通孔的無源或有源載板，實現多個芯片間的高密度連接，再與有機基板互連以 提高系統集成密度，解決芯片管腳密度與有機基板引 出結構無法兼容的問題。典型 2.5D TSV 轉接板異質 集成結構如圖 3所示，采用 TSV 及微凸點（包括可 控塌陷 C4 凸點和銅柱 C2 凸點）實現垂直互連，通過 高密度 RDL 實現水平互連，實現中央處理器（CPU）、 圖形處理器（GPU）、高帶寬內存（HBM）等 Chiplet 的 異質集成。

IMEC、Fraunhofer、Leti、IME、臺積電、聯電等半導 體頂尖研究機構和企業均陸續推出各自的 2.5D TSV 轉接板異質集成方案。其中，臺積電于 2011 年推出的 2.5D 封裝襯底上晶圓級芯片封裝（CoWoS）技術最具 代表性，并成功實現大規模量產。該技術通過芯片到 晶圓工藝將芯片連接至硅轉接板上，再把堆疊芯片與 基板連接，實現芯片－轉接板－基板的三維封裝結 構。該技術采用前道工藝在轉接板上制作高密度的互 連線，通過轉接板完成多個芯片的互連，可以大幅提 高系統集成密度，降低封裝厚度。基于臺積電的 CoWoS 技術，Xilinx 推出“Virtex-7 2000T”產品，該產 品將 4 個采用 28 nm 工 藝的現場可編程 門 陣 列 （FPGA） 芯片通過 TSV 轉接板互連，實現了在單個 FPGA 模組里集成數個 FPGA 的功能，超越了摩爾定 律的限制[31]。此后推出的基于 CoWoS 技術的產品包括 華為海思 Hi616、英偉達 TESLA 顯卡和 Fujistu A64FX 超級計算芯片等。針對高性能計算應用，臺積電于 2020 年進一步開發了集成深溝槽電容 （DTC）的 CoWoS 技術，其電容密度高達 300 nF/mm2 ，漏電流小 于 1 fA/μm2 ，該 CoWoS 具有更低的功耗和更好的數 據傳輸性能。到 2021 年，CoWoS 技術已經發展至第 五代，轉接板面積可達 2 500 mm2 ，單個轉接板可集 成 8 個 HBM 和超過 3 個芯片級系統（SoC）/Chiplet 模 塊；同時集成 DTC 以增強電源完整性，并發展出相應 的 5 層亞微米尺度的銅 RDL 互連技術。近年來，人工 智能、高性能計算等對超強算力的需求迅猛增長，大 力推動了 2.5D TSV 轉接板封裝技術的應用。通過異 質集成 CPU、GPU 和 HBM 獲得更高的帶寬密度，成 為提高算力的關鍵途徑。根據對 TOP500 超級計算機 系統的分析，2020 年基于 CoWoS 技術的總計算能力 占所有 TOP500 系統總計算能力的 50%以上。 

3、 基于 TSV 和微凸點的三維異質集成 ：

3D 集成將芯片在垂直方向通過 TSV 和微凸點進 行堆疊，可以實現高性能、低功耗、高寬帶、小形狀因 子等目的，充分發揮晶圓級堆疊和 TSV 技術互連線長 度短的優勢。該技術早期主要應用于動態隨機存取存 儲器（DRAM）、高帶寬內存等。典型產品如 2014 年三 星基于 TSV 和微凸點互連量產的 64 GB DRAM，互連 TSV 尺寸為 7 μm×50 μm；與采用引線鍵合的內存相 比，信號傳送速率提升一倍，而功耗減少一半。 

近年來，基于 TSV 和微凸點的三維集成技術不斷 拓展到邏輯芯片的三維堆疊集成。2019 年，英特爾推 出基于 TSV 和微凸點的新型 3D 集成技術 Foveros，該 技術能夠實現邏輯芯片的面對面堆疊，首次將芯片堆 疊從傳統的無源中介層和內存等擴展到高性能邏輯 芯片，例如 CPU、GPU 和 AI 處理器等。10 nm 節 點工藝的計算芯片與 22 nm 節點工藝的有源芯片 3D Foveros 堆疊集成結構如圖 4 所示。采用 Foveros 封 裝技術的英特爾 Lakefield 處理器于 2020 年投入市場。三星也于 2020 年發布了X-Cube 三維集成技術，利用 TSV 和微凸點技術將 HBM 芯片與邏輯芯片進行堆 疊，在速度、功率、效率方面實現顯著飛躍。

4、 基于無凸點混合鍵合的三維異質集成 ：

一直以來，3D 集成廣泛采用 Sn 基釬料微凸點和 TSV 實現高效的垂直互連。然而，當間距減小到 20 μm 以內，熱壓鍵合過程中的細微傾斜將使釬料變形擠出 而發生橋連短路。同時，液－固反應形成的金屬間化合 物（IMC）將占據凸點的大部分體積,使之轉變為脆性 連接。并且，表面擴散及柯肯達爾孔洞等問題的影響 急劇增加，難以進一步縮減互連間距，微凸點的微型 化遭遇前所未有的瓶頸。基于 Cu/ 絕緣層混合鍵合的無凸點 3D 集成可實現：

（1）剛性互連，避免出現橋 連問題；

（2） 與集成電路后道工序及 TSV 銅互連相兼 容，無需底充膠；

（3）芯片堆疊中多次熱壓工藝無影響 （銅的熔點為 1 083 ℃）；

（4） 無脆性相 IMC 形成；

（5） 優異的電、熱、機械和抗電遷移性能。因此，無凸點 Cu/ 絕緣層混合鍵合在超細間距（小于 10 μm）芯片垂直互 連中的應用具有無可比擬的優勢。 

對于 Cu-Cu 直接鍵合及 Cu/ 絕緣層混合鍵合的 研究已持續了幾十年，然而由于當時的市場需求有限 并且工藝難度過大，其一直未引起過多關注。直到 2015 年，索尼獲得 Ziptronix 公司的混合鍵合技術授 權，首次推出了基于無凸點混合鍵合的高性能圖像傳 感器產品。半導體業界逐漸意識到混合鍵合將成為 突破微凸點微型化瓶頸的有效途徑。此后英特爾、臺 積電、華為、長江存儲、IMEC、IME、Leti 等領先機構和 企業陸續對混合鍵合技術進行了深入研發。英特爾 推出了基于無凸點混合鍵合的 Foveros 三維集成技 術，但未披露過多細節。臺積電則較為詳細地公布了 其基于無凸點混合鍵合的三維異質集成技術，將之稱 為集成片上系統（SoIC），其混合鍵合工藝溫度與無鉛焊料回流工藝溫度相當。SoIC 集成采用超薄芯 片，以實現大深寬比和高密度的 TSV 互連。為此，臺積 電提出并優化 2 條工藝路線：

（1）芯片－晶圓鍵合后再 背面露銅，首先將芯片面對面混合鍵合，隨后對芯片 背面減薄，背面露銅后沉積絕緣層和 Cu 盤，再次與另 一芯片 Cu-Cu 鍵合并重復以上工藝，實現芯片堆疊；

（2）背面露銅后再進行芯片－芯片鍵合，首先將晶圓臨 時鍵合于玻璃載板并進行背面減薄，背面露銅后沉積 絕緣層和 Cu 盤，晶圓與載板解鍵合后切割成單顆芯 片，單顆芯片再分別進行 Cu-Cu 鍵合以實現芯片堆 疊。基于混合鍵合的 SoIC 及其改進版本 SoIC+ 可以 獲得超細間距和超高密度的互連。它比倒裝芯片技術 具有更好的電氣性能，插入損耗幾乎為零，遠遠小于 2D 并排倒裝芯片技術的插入損耗。與臺積電采用的傳 統微凸點 3D TSV 集成對比，無凸點 SoIC 集成的 12 層存儲器在垂直方向上的尺寸下降高達 64%，帶寬密 度則增加 28%，而能源消耗下降 19%。 

由此可見，無凸點 3D 集成技術可實現超高密度 的芯片垂直互連，繼續推動芯片向高性能、微型化和 低功耗方向發展。同時，以臺積電無凸點 3D 集成 SoIC 技術為例，SoIC 可與 CoWoS、集成扇出型封裝等技術 實現深度異質集成整合，三維異質集成方案如圖 5 所 示。原來需要放到 1 個片上系統 SoC 芯片上實現的 方案，現在可以轉換成多個 Chiplet 來做。這些分解開 的 Chiplet 再通過集成 SoIC 實現靈活整合，其芯片產 品具有設計成本低、速度快、帶寬足和低功耗的優勢。因此，基于無凸點混合鍵合的三維異質集成技術若真 正實現量產，無疑是集成電路行業劃時代的革新技 術。然而，當前該技術在設計規則、平整度、清潔度、材 料選擇和對準等方面仍面臨諸多挑戰。

5、堆疊封裝PoP清洗

PoP堆疊芯片清洗：PoP堆疊芯片/Sip系統級封裝在mm級別間距進行焊接，助焊劑作用后留下的活性劑等吸濕性物質，較小的層間距如存有少量的吸濕性活性劑足以占據相對較大的芯片空間，影響芯片可靠性。要將有限的空間里將殘留物帶離清除，清洗劑需要具備較低的表面張力滲入層間芯片，達到將殘留帶離的目的。合明科技研發的清洗劑具有卓越的滲入能力，以確保芯片間殘留活性劑被徹底清除。

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針對先進封裝產品芯片焊后封裝前，基板載板焊盤、電子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比較豐富的經驗，對于有著低表面張力、低離子殘留、配合不同清洗工藝使用的情況，自主開發了較為完整的水基系列產品，精細化對應涵蓋從半導體封裝到PCBA組件終端，包括有水基清洗劑和半水基清洗劑，堿性水基清洗劑和中性水基清洗劑等。具體表現在，在同等的清洗力的情況下，合明科技的兼容性較佳，兼容的材料更為廣泛；在同等的兼容性下，合明科技的清洗劑清洗的錫膏種類更多（測試過的錫膏品種有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；測試過的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，離子殘留低、干凈度更好。

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